vhdl与verilog的区别是什么？

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1、意思不一

vhdl：是一种用于电路设计的高级语言。

verilog：是一种硬件描述语言。

2、来源不一

vhdl：诞生于1982年，来自ADA。

verilog：是由Gateway设计自动化公司的工程师于1983年末创立，来自C语言。

3、层次不一

vhdl：语法严谨，比较难学，在欧洲和国内有较多使用者。

verilog：易学易用，编程风格灵活、简洁，使用者众多，特别在ASIC领域流行。

vhdl如图：

verilog如图：

4、特点不一

vhdl：具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。

verilog：具有设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。

5、用途不一

vhdl：主要用于描述数字系统的结构，行为，功能和接口。

verilog：以文本形式来描述数字系统硬件的结构和行为的语言，可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

关于VHDL和Verilog的区别
答：VHDL和Verilog HDL都是硬件描述语言，区别不很大。与VHDL相比，Verilog HDL更注重物理层的描述，语法上也更与C类似，所以学过C语言的人更容易接受。

vhdl和veroilog的区别
答：二者基本上差不太多。Verilog HDL在底层设计（物理层）上占有一些优势，VHDL更注重系统级的抽象描述。由于学过C的人更容易理解Verilog HDL，所以不少人认为Verilog HDL更容易学。其实对于不熟悉C的人来说，两种HDL都差不多。

Verilog HDL 与VHDL的区别
答：语法有区别，Verilog易学一点

VHDL与Verilog在FPGA开发中的比较
答：硬件描述语言HDL（Hardware Describe Language）HDL概述 随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和Verilog HDL。 VHDL发展的较早，语法严格，而Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由。 VHDL和Verilog HDL两者相比，VHDL的书写...

verilog普及率比较高,有必要学VHDL吗?两者的区别是什么
答：VHDL 源于军方的ADA编程，而verilog则源于我们熟悉的C语言。所以，学verilog入门较快，快的话几天就可以掌握全部语法。当然只是理解和懂得，灵活的运用还要依靠大量的实践。而相对来说VHDL入门则比较难。关于两者的好坏，谁也所不清。有人说用VHDL才是技术所在，因为其具有ada编程模式，而ada又广泛应用在...

Verilog HDL 与 VHDL的区别
答：区别大了 详细的你可以看楼上说的 个人感觉是新手入门的话用verilog学起来会很快，因为verilog更接近于C，也像C一样灵活。VHDL有很严谨的各种规定和格式，不容易写出硬件上的错误，但初学者相对较难掌握。

VHDL 和 Verlag的区别
答：是VHDL和Verlog吧 两者都可以用于FPGA/CPLD的硬件编程 可以说本质上没什么区别，看个人爱好吧！当然如果用c语言基础的话，Verlog就会发现很多语法是相同或者类似的 我学的是VHDL，其实也是挺简单的规则

硬件语言学VHDL还是Verilog好?
答：对于PLD/FPGA设计者而言，两种语言可以自由选择。设计人员通过计算机对HDL语言进行逻辑仿真和逻辑综合，方便高效地设计数字电路及其产品。其实，从个人感觉上来讲，verilog比较容易理解和学习，也比较灵活，但是正是由于其代码的随意性，如果应用不熟练程序很可能会有较多bug，需要慢慢调试。而VHDL作为早期美国...

FPGA开发中的VHDL语言与Verilog HDL语言那个好学?各有什么优缺点?_百 ...
答：相对来说，VHDL更加严谨、灵活性较差，但容易入手；verilog的话相对比较灵活，适合大型开发，但是在编译时比不上VHDL。现在来说，学校教学一般使用VHDL，但是公司用的多的还是verilog。建议初学者使用VHDL，学到一种严谨的习惯，再学verilog就相对简单。

vhdl 和 verilog 学哪个 知乎
答：VHDL和Verilog HDL都是硬件描述语言，区别不很大。与VHDL相比，Verilog HDL更注重物理层的描述，语法上也更与C类似，所以学过C语言的人更容易接受。