关于VHDL和Verilog的区别
这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是 IEEE 的标准。 VHDL 1987 年成为标准，而 Verilog 是 1995 年才成为标准的。这个是因为 VHDL 是美国军方组织开发的，而 Verilog 是一个公司的私有财产转化而来的。为什么 Verilog 能成为 IEEE 标准呢？它一定有其优越性才行，所以说 Verilog 有更强的生命力。
这两者有其共同的特点：
1. 能形式化地抽象表示电路的行为和结构；
2. 支持逻辑设计中层次与范围地描述；
3. 可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以保证设计的正确性；
4. 支持电路描述由高层到低层的综合转换；
5. 硬件描述和实现工艺无关；
6. 便于文档管理；
7. 易于理解和设计重用
但是两者也各有特点。 Verilog HDL 推出已经有 20 年了，拥有广泛的设计群体，成熟的资源也比 VHDL 丰富。 Verilog 更大的一个优势是：它非常容易掌握，只要有 C 语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在 2 ～ 3 个月内掌握这种设计技术。而 VHDL 设计相对要难一点，这个是因为 VHDL 不是很直观，需要有 Ada 编程基础，一般认为至少要半年以上的专业培训才能掌握。
目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些，而在门级开关电路描述方面要强的多。
近 10 年来， EDA 界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休，目前在美国，高层次数字系统设计领域中，应用 Verilog 和 VHDL 的比率是 80 ％和 20 ％；日本和台湾和美国差不多；而在欧洲 VHDL 发展的比较好。在中国很多集成电路设计公司都采用 Verilog
基本上差不太多。Verilog HDL在底层设计（物理层）上占有一些优势，VHDL更注重系统级的抽象描述。由于学过C的人更容易理解Verilog HDL，所以不少人认为Verilog HDL更容易学。其实对于不熟悉C的人来说，两种HDL都差不多。
VHDL和Verilog HDL都是硬件描述语言，区别不很大。与VHDL相比，Verilog HDL更注重物理层的描述，语法上也更与C类似，所以学过C语言的人更容易接受。vhdl与verilog学那种比较好?
答：对于学习过C语言的童鞋来说，verilog比较容易上手，基本的语法和思想差不多，而且使用verilog的开放源代码也会比VHDL的多。本人觉得verilog作为入门还是比较合适的。
学习CPLD用vhdl和verilog哪种语言好
答：我个人用的是VHDL语言，相比Verilog来说VHDL严谨一些，而Verilog的语言模式很像C语言，比较灵活。从设计的角度来看，Verilog经常用来设计从小到规模的集成电路的设计，而VHDL偏向于中规模到超大规模的集成电路的设计。目前国内的使用程度来看，沿海地区的开发多用Verilog语言，当然使用VHDL的也不在少数。从标准...
请问VHDL 和 Verilog 学哪个好?
答：Verilog吧。灵活一点，用得普遍，这两个都是相通的。没什么，关键还是看对硬件电路懂不懂。
想学verilog或vhdl,哪个好些呢?
答：分类: 电脑/网络 >> 程序设计 >> 其他编程语言 解析:应该学verilog...目前应用更广，而且以后SystemVerilog也是这条路走下去的，VHDL现在基本上只是因为历史原因在留用了...
VHDL相比Verilog是不是落伍了
答：谈不上落伍，各有各的特点而已。Verilog HDL更适于物理描述，VHDL在系统描述方面更方便。Verilog HDL主要在美国盛行，随着海归潮被大量带回国内，所以近十年来在国内应用Verilog HDL的人大量激增。
为什么说verilog可以用来设计数字逻辑电路和系统
答：Verilog是一种硬件描述语言，主要用于设计数字逻辑电路和系统。一、硬件描述语言的优势 硬件描述语言（HDL）如Verilog和VHDL为数字逻辑电路和系统的设计提供了一种高效、便捷的方式。它们使得设计师可以用高级语言的方式来描述电路，而不需要从基本的逻辑门开始构建。这大大提高了设计的效率，减少了出错的可能...
学FPGA用VHDL语言还是Verilog语言比较好?
答：我大学学的VHDL,现在用的verilog，感觉verilog更像一门语言，VHDL更像电路，但是究其根本，还是电路、数据流的设计；形象点来说
有C语言基础,再学verilog hdl 和vhdl那个上手比较快呢? 还有谁写的教...
答：verilog hdl 和vhdl在语法上差别不是很大，建议精通一个，会看懂第二个。按照C语言的习惯的话，verilog hdl更适合我们，建议精通掌握verilog hdl，这个懂了，再看vhdl的代码的时候，就没有多大问题了。至于教程方面，国内有很多类似的教程，但大多数都是相互抄袭的。我国最早搞FPGA的人是北航的著名教授...
初学可编程IC,是选择FPGA还是CPLD?语言是选择VHDL还是Verilog?
答：总之,两者各有各自发挥的优势和适用的场合.虽然硬件结构不同,但是对于编程者来说开发语言却是可以相同的,下面说下开发语言:关于VHDL和verilog:1.VHDL和verilog综合出来效果是不太一样的, 但是对于一般用户没什么区别 2.verilog的语法比较灵活(有点像C语言),适合设计规模比较小的系统 3.VHDL语法相对来说...
Verilog HDL和VHDL那个用得广泛些?
答：平分秋色吧。Verilog相对而言上手较快，而VHDL语法更为严谨；前者更适合与门极建模，而后者在系统级上更为强大。要是初学的话，学那个都一样，学会了一个，另外一个都能看懂，仅仅只是语法差别而已。
