Verilog HDL 与VHDL的区别

Verilog HDL和VHDL的区别？~

这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是 IEEE 的标准。 VHDL 1987 年成为标准，而 Verilog 是 1995 年才成为标准的。这个是因为 VHDL 是美国军方组织开发的，而 Verilog 是一个公司的私有财产转化而来的。为什么 Verilog 能成为 IEEE 标准呢？它一定有其优越性才行，所以说 Verilog 有更强的生命力。

这两者有其共同的特点：

1. 能形式化地抽象表示电路的行为和结构；

2. 支持逻辑设计中层次与范围地描述；

3. 可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以保证设计的正确性；

4. 支持电路描述由高层到低层的综合转换；

5. 硬件描述和实现工艺无关；

6. 便于文档管理；

7. 易于理解和设计重用

但是两者也各有特点。 Verilog HDL 推出已经有 20 年了，拥有广泛的设计群体，成熟的资源也比 VHDL 丰富。 Verilog 更大的一个优势是：它非常容易掌握，只要有 C 语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在 2 ～ 3 个月内掌握这种设计技术。而 VHDL 设计相对要难一点，这个是因为 VHDL 不是很直观，需要有 Ada 编程基础，一般认为至少要半年以上的专业培训才能掌握。

目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些，而在门级开关电路描述方面要强的多。

近 10 年来， EDA 界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休，目前在美国，高层次数字系统设计领域中，应用 Verilog 和 VHDL 的比率是 80 ％和 20 ％；日本和台湾和美国差不多；而在欧洲 VHDL 发展的比较好。在中国很多集成电路设计公司都采用 Verilog

区别大了 详细的你可以看楼上说的
个人感觉是新手入门的话用verilog学起来会很快，因为verilog更接近于C，也像C一样灵活。VHDL有很严谨的各种规定和格式，不容易写出硬件上的错误，但初学者相对较难掌握。

这两个东西的区别就好比汇编语言与C语言的区别，Verilog比较接近寄存器传输级，语法较灵活，比较适合底层逻辑电路的描述；而VHDL比较接近系统级，语法比较死板，更适合于系统级描述。推荐你还是从Verilog入手，这样能对FPGA有比较深入的理解，而且，一般大型企业如华为，内部都是用的Verilog。其实，要对可编程逻辑器件有透彻的理解，最好结合原理图输入法一起学习。

语法有区别，Verilog易学一点