Verilog HDL 与 VHDL的区别
Verilog HDL和VHDL都是用于逻辑设计的硬件描述语言，并且都已成为IEEE标准。VHDL是在1987年成为IEEE标准，Verilog HDL则在1995年才正式成为IEEE标准。之所以VHDL比Verilog HDL早成为IEEE标准，这是因为VHDL是美国军方组织开发的，而Verilog HDL 则是从一个普通的民间公司的私有财产转化而来，基于Verilog HDL的优越性，才成为的IEEE标准，因而有更强的生命力 VHDL 其英文全名为VHSIC HARDWARE DESCRIPTION Language,而VHSIC则是Very High Speed Integerated CIRCUIT的缩写词，意为甚高速集成电路,故VHDL其准确的中文译名为甚高速集成电路的硬件描述语言。 Verilog HDL和VHDL作为描述硬件电路设计的语言，其共同的特点在于：能形式化地抽象表示电路的行为和结构、支持逻辑设计中层次与范围的描述、可借用高级语言的精巧结构来简化电路行为的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关(有关工艺参数可通过语言提供的属性包括进去)、便于文档管理、易于理解和设计重用。 但是Verilog HDL和VHDL又各有其自己的特点，由于Verilog HDL早在1983年就已推出，至今已有近二十年的应用历史，因而Verilog HDL拥有更广泛的设计群体，成熟的资源也远比VHDL丰富。与VHDL相比Verilog HDL的最大优点是：它是一种非常容易掌握的硬件描述语言，只要有C语言的编程基础，通过二十学时的学习，再加上一段实际操作，一般读者可在二至三个月内掌握这种设计技术。而掌握VHDL设计技术就比较困难。这是因为VHDL不很直观，需要有Ada编程基础，一般认为至少需要半年以上的专业培训，才能掌握VHDL的基本设计技术。目前版本的Verilog HDL和VHDL在行为级抽象建模的覆盖范围方面也有所不同。一般认为Verilog HDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL强得多。 用VHDL/VerilogHD语言开发PLD/FPGA的完整流程为： 1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件 2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真） 3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。 4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内 5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真） 6.编程下载：确认仿真无误后，将文件下载到芯片中 通常以上过程可以都在PLD/FPGA厂家提供的开发工具（如MAXPLUSII，Foundation，ISE）中完成，但许多集成的PLD开发软件只支持VHDL/Verilog的子集，可能造成少数语法不能编译，如果采用专用HDL工具分开执行，效果会更好，否则这么多出售专用HDL开发工具的公司就没有存在的理由了
这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是 IEEE 的标准。 VHDL 1987 年成为标准，而 Verilog 是 1995 年才成为标准的。这个是因为 VHDL 是美国军方组织开发的，而 Verilog 是一个公司的私有财产转化而来的。为什么 Verilog 能成为 IEEE 标准呢？它一定有其优越性才行，所以说 Verilog 有更强的生命力。
这两者有其共同的特点：
1. 能形式化地抽象表示电路的行为和结构；
2. 支持逻辑设计中层次与范围地描述；
3. 可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以保证设计的正确性；
4. 支持电路描述由高层到低层的综合转换；
5. 硬件描述和实现工艺无关；
6. 便于文档管理；
7. 易于理解和设计重用
但是两者也各有特点。 Verilog HDL 推出已经有 20 年了，拥有广泛的设计群体，成熟的资源也比 VHDL 丰富。 Verilog 更大的一个优势是：它非常容易掌握，只要有 C 语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在 2 ～ 3 个月内掌握这种设计技术。而 VHDL 设计相对要难一点，这个是因为 VHDL 不是很直观，需要有 Ada 编程基础，一般认为至少要半年以上的专业培训才能掌握。
目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些，而在门级开关电路描述方面要强的多。
近 10 年来， EDA 界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休，目前在美国，高层次数字系统设计领域中，应用 Verilog 和 VHDL 的比率是 80 ％和 20 ％；日本和台湾和美国差不多；而在欧洲 VHDL 发展的比较好。在中国很多集成电路设计公司都采用 Verilog
个人感觉是新手入门的话用verilog学起来会很快，因为verilog更接近于C，也像C一样灵活。VHDL有很严谨的各种规定和格式，不容易写出硬件上的错误，但初学者相对较难掌握。
Verilog HDL是业界普遍采用的一种硬件描述语言，用于从算法级、门级到开关级的多种
抽象设计层次的数字系统建模过程。被建模的数字系统对象的复杂性可以介于简单的门和完
整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
Verilog HDL从C编程语言中继承了多种操作符和结构，其语法规则与C语言非常相似，
尽管二者有着本质上的区别。考虑到绝大多数的数字设计工程师都应该熟悉C 语言，因此
Verilog语言的入门相比较VHDL语言更为简单。
Verilog HDL 语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语
义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。Verilog HDL提供了扩
展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学
习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语言足以对从最复杂
的芯片到完整的电子系统进行描述。
VHDL具有以下特点：
1、 功能强大、设计灵活
VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它
具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、
异步电路和随机电路的设计，这是其他硬件描述语言虽不能比拟的。VHDL还支持各种设计
方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化
设计。
2、 支持广泛、易于修改
由于VHDL已经成为IEEE 标准所规范的硬件描述语言，目前大多数EDA工具几乎都支
持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要
3、 强大的系统硬件描述能力
VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而
描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。
另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL支持预定义
的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次
的系统模型。
4、 独立于器件的设计、与工艺无关
设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力
进行设计的优化。当设计描述完成后，可以用多种不同的器件结构来实现其功能。
5、 很强的移植能力
VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得
设计描述的移植成为可能。
6、 易于共享和复用
VHDL采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。这些模块
可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计
中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。
现在，VHDL和Verilog作为IEEE 的工业标准硬件描述语言，又得到众多EDA公司的支
持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，
VHDL于Verilog语言将承担起大部分的数字系统设计任务。
需要指出，具体是采用Verilog还是VHDL作为设计语言并不重要。
其实作为一个成熟的数字设计工程师，Verilog 和VHDL都应该是熟悉的。最低的要求应该是能够读懂一种，熟练掌握另一种进行设计。硬件描述语言只是数字系统的设计工具，虽然对工具的掌握对于成功进行数字系统设计直观重要，但是更为重要的是对于数字设计的基本原理和理论的学习，只有深入掌握了数字系统设计的基本原理和理论，才能设计出符合实际需求的数字系统，只有在这样的前提下，学习设计工具才是有意义的。
